Industri Fisik Desain Flow

Pendahuluan Untuk Industri Fisik Desain Flow
Desain VLSI Fisik Arus merupakan algoritma dengan beberapa tujuan . Beberapa dari mereka termasuk daerah minimum , wirelength dan optimasi daya . Hal ini juga melibatkan mempersiapkan kendala waktu dan memastikan , bahwa netlist dihasilkan setelah aliran desain fisik memenuhi kendala-kendala tersebut .
Setelah bagian akan membantu Anda untuk memahami langkah-langkah yang sangat dasar dan mulai untuk desain chip . Hal ini persis seperti yang terjadi di VLSI Chip industri desain terkemuka .
Langkah pertama dalam desain chip floorplanning , dimana lebar dan tinggi chip , pada dasarnya daerah chip , didefinisikan . Sebuah chip terdiri dari dua bagian , ' inti ' dan ' mati ' .
matiA ' inti ' adalah bagian dari chip di mana logika dasar desain ditempatkan . Sebuah mati , yang terdiri dari inti , adalah spesimen bahan semikonduktor kecil di mana sirkuit fundamental dibuat . IC yang dibuat pada satu 9 inci atau 12 inci diameter wafer silikon , yang berisi ratusan gambar cermin dari logika mendasar . Wafer ini kemudian dipotong kecil-kecil , masing-masing bagian memiliki fungsi yang sama dengan logika yang mendasar . Ini disebut ' mati '
Week_1_2_1
Selama penempatan dan routing, sebagian besar alat penempatan , tempat / memindahkan sel logika berdasarkan spesifikasi floorplan . Beberapa lokasi yang penting atau kritis sel harus pra - didefinisikan sebelum tahap penempatan dan routing yang sebenarnya . Sel-sel kritis sebagian besar sel-sel yang berkaitan dengan jam , yaitu . buffer jam, jam mux , dll dan juga beberapa sel lain seperti RAM , ROM , s dll Karena , sel-sel ini ditempatkan di inti sebelum penempatan dan routing panggung , mereka disebut ' sel praletak ' . Diagram di atas menggambarkan sama .
Week_1_3_1
Setelah sel kritis ditempatkan pada chip , menjadi perlu untuk mengelilingi sel-sel kritis dengan decoupling kapasitor . Penempatan kapasitor de - coupling yang mengelilingi sel-sel pra - ditempatkan meningkatkan keandalan dan efisiensi chip .
Week_1_4_1
Biasanya , sementara menggambar setiap rangkaian di atas kertas , kita hanya memiliki satu ' VDD ' di bagian atas dan satu ' VSS ' di bagian bawah . Tapi pada sebuah chip , menjadi perlu untuk memiliki struktur grid kekuasaan , dengan lebih dari satu ' vdd ' dan ' VSS ' . Konsep struktur jaringan listrik akan segera di-upload . Hal ini sebenarnya tren skala yang mendorong desainer chip untuk struktur jaringan listrik .
Week_1_5_1
Selama floorplan , kita mendefinisikan lebar dan tinggi dari keduanya, inti dan mati . Ruang antara inti dan mati dicadangkan untuk penempatan pin . Untuk misalnya . an 8085 memiliki sekitar 40 pin yaitu . reset, AD0 , AD1 , dll
Juga , pin jam ( untuk misalnya . CLK1 , CLK2 , CLKOUT1 , CLKOUT2 dalam diagram di atas ) yang lebih luas dibandingkan dengan pin lainnya pada chip . Ini adalah jam pada chip yang mendorong sebagian besar logika di dalam chip . Oleh karena itu , harus memiliki ketahanan yang sangat rendah , dan daerah dengan demikian luas , sebagai perlawanan berbanding terbalik dengan daerah .
Week_1_6_1
Untuk menghindari penempatan sel dengan alat penempatan , di daerah antara inti dan mati ( yang disediakan untuk penempatan pin ) , perlu diblokir oleh penyumbatan penempatan sel logis . Hal ini sangat mirip dengan memblokir jalan dalam renovasi , sehingga tidak ada drive di jalan itu , dan jalan yang dicadangkan untuk beberapa tujuan khusus .
Setelah floorplan adalah freezing , itu diberikan sebagai masukan untuk penempatan dan routing ( PNR ) alat . Alat ini dibangun dengan algoritma cerdas yang akan mempertimbangkan persyaratan desain (biasanya disebut sebagai ' kendala ' ) seperti frekuensi clock , marjin waktu , max kapasitansi dll , menghitung lokasi sel logis ( Flipflops , AND, OR , BUFFER , dll ) dan menempatkan mereka dalam floorplan . Semua persyaratan desain ( atau kendala ) disimpan dalam satu file yang disebut sebagai file ' desain kendala ' , yang diakui oleh sebagian besar alat PNR .
Mari kita bicara tentang beberapa contoh tentang bagaimana built -in algoritma alat PNR berperilaku setelah mendeteksi desain kendala . Masukan ke alat PNR adalah desain netlist , floorplan , perpustakaan waktu dan kendala desain .
Timing perpustakaan adalah database yang menyimpan informasi lengkap tentang kapasitansi masukan , busur waktu , dll dari sel logis . Hal ini juga menyimpan daftar semua sel logis dari ukuran yang berbeda .
Week_2_1_1
Asumsikan , desain memiliki kendala yang menentukan bahwa kapasitansi maksimum di internet tidak boleh melebihi 2F . Sekarang perhatikan skema dalam diagram di atas . Sumber clock memiliki node ' B ' yang terhubung ke ' CLK ' pin dari 4 sandal jepit . Asumsikan bahwa kapasitansi input pada ' CLK ' pin dari masing-masing flip-flop adalah 1F . Jadi sekarang , alat PNR built -in algoritma menghitung total kapasitansi pada node ' B ' sebagai penambahan semua kapasitansi input pada ' CLK ' pin dari 4 sandal jepit yaitu 4F . Kemudian alat ini membandingkan jumlah kapasitansi ini dengan kendala kapasitansi max dalam kendala berkas yang 2F .
Karena kapasitansi pada node ' B ' melebihi oleh 2F , alat membagi beban pada node ' B' melalui 2 buffer seperti terlihat pada sisi kanan gambar di atas . Ini memilih buffer dari waktu perpustakaan sedemikian rupa bahwa setiap penyangga tersebut memiliki kapasitansi masukan dari 1F , dan membangun sebuah pohon , yang disebut sebagai ' jam pohon ' . Seluruh proses membagi beban pada jam net disebut ' Jam pohon sintesis ( CTS ) ' . Contoh di atas adalah salah satu skenario yang dianggap selama CTS .
The PNR alat mencari persyaratan fisik khusus dari pengguna selain kendala waktu .
Mari kita membuat skenario di mana output dikurangi jam penyangga dan output bersih dari gerbang AND ditempatkan sangat dekat satu sama lain , seperti yang ditunjukkan pada gambar di atas . Juga menganggap bahwa output dari gerbang AND adalah pada logika '0 ' , sementara jam sudah beralih secara berkala . Pertimbangkan jam beralih dari 'rendah ' menjadi ' tinggi ' . Karena , bersih output gerbang ditempatkan sangat dekat dengan jam bersih , ada kemungkinan besar bahwa , selama switching , logika '1 ' mungkin bisa digabungkan ke output dari gerbang , yang menyebabkan benjolan dengan tegangan ' Vbump ' .
Karena , perubahan logika atau perubahan level tegangan pada jam bersih , yang menyebabkan perubahan tingkat tegangan di net keluaran terdekat dari gerbang , jam bersih disebut sebagai ' penyerang ' sedangkan net output gerbang disebut sebagai ' KORBAN ' . Jika tegangan benjolan Vbump pada KORBAN melebihi marjin tertentu atau ambang batas , output dari AND switch gerbang logika '1 ' yang mengubah fungsi desain . Fenomena ini disebut crosstalk .
Cara yang efisien untuk menghindari skenario di atas adalah menambahkan perisai antara KORBAN dan agresor yang akan memecahkan coupling antara mereka dan karenanya tingkat logika di net output gerbang AND akan dipertahankan . Ini kebutuhan menambahkan perisai sekitar jaring tertentu bisa diberi makan sebagai input eksternal untuk alat PNR . Biaya dibayar dalam skenario di atas akan terjadi peningkatan di area chip .
Week_2_4_1
Akhirnya ketika tata letak desain selesai , alat PNR menghasilkan netlist baru yang memiliki informasi tentang modifikasi dilakukan untuk netlist asli, untuk misalnya . penyangga Selain itu , perubahan ukuran sel , dll Hal ini juga menciptakan file ' definisi ' , yang memiliki informasi konektivitas antara sel-sel logis , yaitu . panjang kawat , lebar , lokasi, dll file definisi ini digunakan untuk mengekstrak informasi tambahan waktu karena kawat inbuilt RC ( resistensi dan kapasitansi ) dan menyimpannya ke file terpisah biasanya disebut sebagai SPEF ( Standard parasitics Ekstraksi Format ) berkas . Desain , yang memiliki sel-sel logis dan informasi konektivitas fisik antara sel-sel , perlu dianalisis dalam hal waktu yaitu desain harus memenuhi batasan waktu yang ditetapkan oleh pengguna pada awal PNR . Memasukkan informasi SPEF untuk desain logis ( yang merupakan netlist baru yang dihasilkan oleh alat PNR ) , informasi waktu lengkap desain diumpankan sebagai masukan untuk setiap Static Timing Analysis ( STA ) tool .

Static Timing Analysis ( STA ) alat membantu untuk mengidentifikasi jalur khusus dalam desain yang tidak memenuhi persyaratan waktu yang ditentukan dalam file kendala . Ini jalur gagal ditandai sebagai ' MELANGGAR ' . Ada 4 jenis pemeriksaan yang desain diuji yaitu . Pengaturan cek, Tahan cek , Max Kapasitansi cek dan Transisi Periksa . Di atas angka menampilkan skenario di mana alat analisis waktu akan bendera atau mendeteksi pelanggaran . Setelah pelanggaran ini terdeteksi , menjadi perlu untuk menganalisis pelanggaran-pelanggaran ini , dan pasang perbaikan untuk pelanggaran ini kembali ke netlist PNR . Proses memperbaiki pelanggaran dengan memodifikasi PNR dialihkan netlist disebut sebagai Teknik Perubahan Order ( ECO ) .